这篇论文真正的价值，不在于证明“3D堆叠不会发热”，而在于它捅破了一层窗户纸——芯片行业过去几十年可能一直算错了功耗账。

9月4号何庭波发了第三篇韬定律论文，标题起得挺狠——《华为的τ芯片本该过热烧毁？》。麒麟2026的实测数据也确实漂亮：晶体管密度从每平方毫米1.55亿干到2.38亿，涨了55%；同样性能下NPU功耗降66%、GPU降58%、CPU大核降41%。电压从1.1V降到0.9V，芯片面积还缩小了37.5%。最反直觉的是那句——“堆得越密，反而越冷”。

市场已经在用钱投票了。9月7号半导体设备指数和科创芯片指数盘中双双涨超2%，长川科技、华峰测控放量走高，电子板块主力资金净流入排到申万一级行业第一。

但我觉得大部分人可能看反了方向。这篇论文真正有意思的地方，藏在两个不容易被注意到的角落里。

第一，它把芯片功耗的“罪魁祸首”从晶体管身上挪开了。

过去行业默认的逻辑是：晶体管越多，开关次数越多，功耗越大。所以3D堆叠把晶体管密度推上去，理论上必然更热。这个逻辑没毛病，但何庭波在论文里算了一笔不一样的账——动态功耗占芯片总功耗的90%左右，而动态功耗的大头根本不是晶体管开关，是数据在金属导线里跑来跑去的那段路。

她打了个比方：上班族一天最累的不是坐在工位上干活那几小时，是早晚通勤。芯片也一样，一个SoC模块里超过80%的能量其实花在了“数据搬运”上。

逻辑折叠干的事，就是把原来平面上几百微米的长距离水平连线，折成上下层之间1.5微米间距的垂直短连接。典型核心走线缩短20%，关键路径缩短70%，时钟缓冲器从4.36万个砍到1.9万个。信号不用再“长途跋涉”了，改“坐电梯”了。

所以功耗下降不是因为算得少，是因为搬得少。

这个视角切换挺狠的——如果“搬运”才是大头，那过去几十年靠缩小晶体管来降功耗的路子，可能从一开始就找错了主要矛盾。

第二，产业链的价值分配可能要重写。

论文里还透露了一组容易被忽略的数字：麒麟2026用1.5微米键合间距、5000万个垂直互连，用的是成熟的40纳米工艺。下一代麒麟2027缩到1微米、互连超1亿个；三年内目标720纳米、互连超2亿个。

这意味着什么？意味着互连精度本身成了性能竞争的主战场。

过去产业链的价值大部分集中在光刻机、刻蚀、薄膜沉积这些前道环节，互连和封装长期处在阴影底下。现在韬定律把“性能提升”和“光刻制程”部分解耦了——你不用非得追3纳米、2纳米，在40纳米上把折叠和互连做好，同样能交出密度涨55%、功耗降40%以上的成绩单。

这会直接改变设备和材料的价值流向。混合键合设备、精密对准、高纯度键合材料这些环节，拿到了一条跟光刻机进度脱钩的、跨越多代产品的确定性需求曲线。

龙头已经在动了。封测龙头长电科技9月3号刚抛出不超过65亿的定增，明确投向高性能计算先进封装和高密度存储封测。钱是最诚实的。

当然何庭波自己也说了，韬是时间缩放定律，不是能量缩放定律。如果把节省下来的时间全部拿去拉频率，芯片照样可能更耗电。DSP第一代折叠就翻过车——功耗降了25%，但面积缩了40%，功率密度反而涨了24%。CPU因为串行任务的特性，收益也远不如NPU和GPU。

但方向已经摆在那了。芯片行业过去40年一直在拼“谁能把晶体管画得更小”，接下来可能要拼“谁能把数据搬得更近”了。

这个转变如果真的发生，那今天涨的半导体设备，可能只是第一波。