【华为韬定律或成芯片新拐点】 华为τ定律挑战摩尔定律今日，在电气电子工程师学会（IEEE）举办的国际电路系统研讨会ISCAS 2026上，华为公司董事、半导体业务部总裁何庭波发表题为“半导体新路径探索与实践”的主旨演讲，发表了指导半导体产业发展的新原则——韬(τ)定律。 韬(τ)定律提出以“时间(τ)缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则。其目标是以系统性降低时间常数τ为核心，通过逻辑折叠（Logic Folding）等技术，持续压缩芯片内部的信号传播时延，从而不断提升晶体管密度，实现半导体与电子系统的持续演进。

近年来，主导半导体产业半个多世纪的摩尔定律正面临严峻的物理极限和经济效益双重挑战。面对晶体管几何缩微放缓，晶体管成本红利消退等发展困境，如何跨越传统工艺路径的局限，探索出一条全新的可持续演进路线，以满足当下呈指数级攀升的计算性能需求，已成为全球半导体行业亟待攻克的共同难题。而华为认为，韬(τ)定律是解决该难题的有效路径。

据介绍，韬(τ)定律所涉及的“逻辑折叠(LogicFolding)”等技术，构建了贯穿器件、电路、芯片到系统层面的多层级体系。 其中，在器件层面，通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ。 在电路层面，通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升。 （财联社）

在芯片层面，通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间。 在系统层面，定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。 用一句话来总结这套体系，可以理解为：在晶体管密度受限的情况下，基于“韬（τ）定律”，从底层器件到顶层系统，优化、缩短信号传输和处理的时间，来优化芯片的性能，提升能效。（财联社）A股两大板块爆发